Máquina de litografia de 1nm concluída: Lei de Moore mantém-se válida

Com a produção em massa de litografia de 5nm e a descoberta de 3nm, o fim da Lei de Moore está a tornar-se cada vez mais inevitavelmente datado. O que é certo é que à medida que o processo melhora, o seu custo aumenta exponencialmente.

Qual será o ponto final na Lei de Moore? Com a produção em massa de litografia de 5nm e a descoberta de 3nm, o fim da Lei de Moore está a tornar-se cada vez mais inevitavelmente datado. O que é certo é que à medida que o processo melhora, o seu custo aumenta exponencialmente.

Lei de Moore

Baseado numa observação do co-fundador da Intel, Gordon Moore, nos anos 60, a Lei de Moore afirma que o número de transistores dentro de um circuito integrado dobra a cada dois anos. Originalmente, a "Lei" exigia que a contagem de transistores fosse dobrada a cada ano.

De acordo com relatos da imprensa japonesa Mynavi, Luc Van den hove, CEO e presidente do IMEC, o Centro Europeu de Pesquisa de Microeletrônica, disse numa apresentação online que foi feito um progresso para uma litografia mais avançada em cooperação com a ASML.

O Fórum da ITF foi realizado em Tóquio, Japão em novembro. No fórum, a IMEC, a organização belga de pesquisa de semicondutores que está a trabalhar com a ASML no desenvolvimento da litografia, anunciou os detalhes técnicos dos processos 3nm e inferiores em nível de microescala. Pelo menos por agora, a ASML tem um cronograma claro para 3m, 2nm, 1,5 nm, 1 nm e mesmo Sub 1 nm.

ASML quase concluiu o projeto da máquina de litografia de 1 nm.

Luc Van den hove, CEO e presidente da IMEC, deu o primeiro discurso, e deu uma visão geral da pesquisa da empresa e enfatizou a comercialização da próxima geração de litografia EUV de alta resolução, litografia EUV de alto NA, através de estreita colaboração com a ASML . IMEC Inc. Enfatizou-se que o processo de redução para 1 nm e abaixo iria continuar.

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Muitas empresas de semicondutores, onde se inclui o Japão, retiraram-se da miniaturização de processos, alegando que a Lei de Moore chegou ao fim ou que é muito cara e não lucrativa. Embora muitos fabricantes de ferramentas de litografia no Japão tenham desistido do desenvolvimento de litografia EUV, as instituições de pesquisa de semicondutores IMEC e ASML têm colaborado no desenvolvimento da litografia EUV, que é crítica para escalas ultrafinas como temos nos chipsets de smartphones.

IMEC Anuncia cronograma para Dispositivos até 1nm e Mais

A IMEC apresentará um cronograma para a miniaturização de dispositivos lógicos em 3nm, 2nm, 1,5nm e abaixo de 1nm no ITF Japão 2020.

Roteiro do IMEC para miniaturização de dispositivos lógicos, litografia asml 1nm
cronograma do IMEC para miniaturização de dispositivos lógicos

O PP é o pitch (nm) para interconexões de polissilício e o MP é o pitch (nm) para fiação de metal fino com nó de tecnologia upstream. No passado, os nós de tecnologia referiam-se a dimensões mínimas de processo ou comprimentos, mas agora são apenas “rótulos” e não se referem ao comprimento físico de um componente.

As estruturas e materiais descritos aqui, como BPR, CFET e canais usando materiais 2D, foram publicados separadamente.

Laboratório IMEC-ASML High NA EUV
Laboratório IMEC-ASML High NA EUV

Além desses quatro objetivos, conforme a miniaturização avança para 3nm, 2nm, 1,5nm e mesmo além de 1nm para sub-1nm, deixaram o compromisso de criar microprocessadores que sejam ecologicamente corretos e adequados para uma sociedade sustentável.

Enfatizando o PPAC-E, ele adicionou a miniaturização do processo E (ambiental) ao PPAC tradicional.

FONTE

 

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